Wikibooks, manuali e libri di testo liberi.

Esercitazioni pratiche di elettronica

modifica

Copertina Introduzione Lezioni: Simulazione dei principali circuiti con amplificatore operazionale Differenza fra segnali analogici e segnali digitali Introduzione alle logiche TTL Classi fondamentali dei circuiti digitali I sistemi di numerazione Conversione da base 2 in base 10 Conversione da base 10 in base 2 Conversione da base 10 in base 16 Il ciclo di progetto Software ISE-XILINX Free Webpack: Finestra principale Creazione di un nuovo progetto Creazione di uno schema Creazione di un file VHDL Creazione di una Macchina a Stati Finiti Il file di piedinatura La simulazione L'implementazione su scheda e il test Esercitazioni di Laboratorio:[1] Logica Combinatoria: Implementazione di una funzione Dalla tabella della verità all'implementazione Il multiplexer Implementazione di una funzione tramite multiplexer Il Semisommatore o Half-Adder Il Sommatore completo o Full-Adder Sommare due parole di 4 bit Sommatore a 4 bit di tipo LOOK AHEAD CARRY Il Comparatore Il Comparatore a più bit Il decodificatore da BCD a sette segmenti Il decodificatore da BCD a 7 segmenti in VHDL Multiplexing di più display a 7 segmenti Logica Sequenziale: Flip Flop di tipo D Flip Flop di tipo JK Flip Flop di tipo T Contatore e-o divisore modulo 2 Contatori in cascata Macchine a Stati Finiti Elaborazione di Progetti Complessi Risorse per il laboratorio Laboratorio di Sistemi Acronimi Autori

Indice 1 Il file VHDL 1.1 clausola library 1.2 clausola entity 1.3 clausola architecture 2 Procedura 2.1 1- Creare un nuovo sorgente come VHDL Module 2.2 2- Compilare e se non ci sono errori 2.3 3- Lanciare il processo Create Schematic Symbol 3 Schema ottenuto dal processo Create Schematic Symbol 4 Simulazione del decodificatore

[modifica] Il file VHDL

Qui di seguito il contenuto di una file in linguaggio vhdl che realizza un decodificatore da BCD a 7 segmenti:

[modifica] clausola library

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;

-- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all;

[modifica] clausola entity

entity decBCD7seg is

   Port ( d : in std_logic_vector(3 downto 0);
          disp : out std_logic_vector(6 downto 0));

end decBCD7seg;

[modifica] clausola architecture

architecture Behavioral of decBCD7seg is

begin process(d) begin

     case d is
        when "0000" => disp <= "1111110";
        when "0001" => disp <= "0110000";
        when "0010" => disp <= "1101101";
        when "0011" => disp <= "1111001";
        when "0100" => disp <= "0110011";
        when "0101" => disp <= "1011011";
        when "0110" => disp <= "1011111";
        when "0111" => disp <= "1110000";
        when "1000" => disp <= "1111111";
        when "1001" => disp <= "1111011";
        when others => disp <= "0000000";
     end case;

end process;

end Behavioral;

Da cui si evince la relativa facilità di realizzazione di un hardware, se comparata con l'implementazione dello stesso fatta utilizzando blocchi schematici.

[modifica] Procedura

[modifica] 1- Creare un nuovo sorgente come VHDL Module

[modifica] 2- Compilare e se non ci sono errori

[modifica] 3- Lanciare il processo Create Schematic Symbol

Ottenendo così il nostro blocco di logica combinatoria pronto per essere inserito in un altro schema.

[modifica] Schema ottenuto dal processo Create Schematic Symbol

[modifica] Simulazione del decodificatore

NB:

disp[6] corrisponde al segmento A del display

e così via...fino a

disp[0] che corrisponde al segmento G del display